EUV 없이 TSMC 따라잡는다?… 화웨이의 새 칩 설계 전략 ‘로직폴딩’
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“트랜지스터 크기 말고, 데이터 이동 거리를 줄인다”
화웨이가 반도체 설계의 새로운 패러다임을 제시했다. 미국의 수출 제재로 EUV(극자외선) 노광 장비 접근이 원천 차단된 상황에서, 화웨이는 트랜지스터 크기를 줄이는 기존 미세공정 경쟁 대신 칩 내부의 데이터 이동 거리를 단축하는 방향으로 설계 철학을 전환했다.
화웨이가 제시한 개념은 두 가지다. ‘타우 스케일링 법칙(Tau Scaling)’은 기존 무어의 법칙이 트랜지스터 집적도 향상에 집중했다면, 신호 전달 지연 시간(타우·τ)을 최소화하는 것을 성능 향상의 새 척도로 삼는 접근이다. ‘로직폴딩(Logic Folding)’은 이를 구현하는 구체적인 방법론으로, 평면 구조의 칩을 여러 연산 블록으로 분리한 뒤 수직으로 쌓아 올려 블록 간 데이터 이동 거리를 획기적으로 줄이는 3D 적층 패키징 기술이다.
올해 말 스마트폰 첫 적용… 제재 우회 전략의 정점
화웨이는 이 기술을 올해 말 자사 스마트폰에 처음 적용할 계획이라고 밝혔다. 설계·패키징 혁신만으로 EUV 없이도 경쟁력 있는 성능을 구현하겠다는 선언이다. 화웨이는 이미 SMIC의 7나노 공정을 활용해 기린 9000S 칩을 생산한 전례가 있으며, 이번 로직폴딩 기술은 그 연장선에서 공정 한계를 설계로 보완하는 전략의 정점에 해당한다.
성공할 경우 화웨이는 TSMC 2나노 공정에 버금가는 성능을 7나노급 공정으로 구현할 수 있다는 계산이다. 실제로 애플의 아이폰16 프로 AP가 TSMC 3나노 공정 기반인 것과 비교하면, 공정 세대 격차를 설계로 상당 부분 상쇄할 수 있다는 논리다.
넘어야 할 산도 크다… 발열·수율·전력이 관건
그러나 상용화까지 가야 할 길은 멀다. 수직 적층 구조는 칩 내 발열 집중 문제가 심각하고, 층과 층 사이를 연결하는 수만 개의 미세 범프(bump)에서 수율이 급락할 수 있다. 전력 공급 설계도 복잡성이 기하급수적으로 늘어난다. 반도체 업계에서는 3D 적층 자체가 새로운 기술이 아니지만, 연산 로직 블록 전체를 이 방식으로 구현하는 것은 메모리 적층과는 차원이 다른 난이도라고 평가한다.
결국 화웨이의 로직폴딩이 실제 제품에서 약속한 성능을 낼 수 있는지, 그리고 대량 생산에서 수율을 유지할 수 있는지가 이 전략의 현실성을 가르는 핵심이다.
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